Fraunhofer-Institut für Angewandte und Integrierte SicherheitFraunhofer AISEC: Security-Features für vertrauenswürdige Elektronik
Chiplet-Innovationen für Europa: Startschuss für APECS-Pilotlinie im Rahmen des EU Chips Acts
Die Pilotlinie für »Advanced Packaging and Heterogeneous Integration for Electronic Components and Systems« (kurz APECS) ist ein wichtiger Baustein des EU Chips Acts, um Chiplet-Innovationen voranzutreiben und die Forschungs- und Fertigungskapazitäten für Halbleiter in Europa zu erhöhen. Sowohl großen Industrieunternehmen als auch KMU und Start-ups wird die Pilotlinie einen niederschwelligen Zugang zu Cutting-Edge-Technologien ermöglichen und für sichere, resiliente Halbleiterwertschöpfungsketten sorgen. Das Fraunhofer-Institut für Angewandte und Integrierte Sicherheit AISEC arbeitet in APECS an Security-Features für vertrauenswürdige Elektronik bei der sicheren Heterointegration von Chiplets.
Europa verfügt über ein dynamisches Ökosystem aus führenden Unternehmen in traditionellen Branchen, kleinen und mittleren Unternehmen (KMU) sowie Start-ups, deren Wettbewerbsvorteil auch auf fortschrittlichen Halbleiterlösungen, die die Basis für Innovationen bilden, beruht. Diese Unternehmen stehen heute jedoch vor der Herausforderung, dass der Zugang zu fortschrittlichen Technologien aufgrund fehlender Ressourcen in Europa begrenzt ist.
Die Europäische Kommission investiert im Rahmen des EU Chips Acts erhebliche Mittel in die Stärkung von Halbleitertechnologien und -anwendungen in der EU. Damit sollen die technologische Resilienz Europas erhöht, Liefer- und Wertschöpfungsketten gesichert und Innovationen in Schlüsselbranchen, wie Künstliche Intelligenz, Mobilität, Produktion, Informations- und Kommunikationstechnologien, vertrauenswürdige und ökologisch nachhaltige Elektronik sowie neuromorphes Computing und Quantencomputing vorangetrieben werden.
Die APECS-Pilotlinie setzt hier beim skalierbaren Industrietransfer neu entwickelter Innovationen im Bereich Heterointegration*, insbesondere beim Einsatz neuer Chiplet**-Technologien an und schlägt so die Brücke zur anwendungsorientierten Forschung. APECS geht über herkömmliche »System-in-Package-Methoden« (SiP) hinaus und hat sich zum Ziel gesetzt robuste und vertrauenswürdige heterogene Systeme zu liefern, die die Innovationsfähigkeit der europäischen Halbleiterindustrie erheblich steigern.
Innovationen genau dort, wo die europäische Industrie sie am dringendsten benötigt
Die APECS-Pilotlinie zielt darauf ab, neue Funktionalitäten durch die sogenannte »System Technology Co-Optimization« (STCO) zu aktivieren und Integrationstechnologien zu vereinheitlichen. Dies wird es Unternehmen ermöglichen, fortschrittliche Produkte auch in kleinen Stückzahlen zu wettbewerbsfähigen Kosten zu entwickeln. Durch die Bereitstellung einer Vielzahl von Technologien in einem One-Stop-Shop wird APECS zukünftig Europas führender Hub für Advanced Packaging und Heterointegration und nimmt damit eine entscheidende Schlüsselrolle für die europäische Mikroelektronik ein.
Als treibende Kraft für die Zusammenarbeit zwischen europäischen Forschungseinrichtungen, Industrie und universitärer Forschung fördert die APECS-Pilotlinie ein lebendiges Innovationsökosystem. Als umfassende Plattform integriert APECS ein end-to-end Design sowie Pilotproduktionskapazitäten und ermöglicht so die Weiterentwicklung von Innovationen von der Spitzenforschung zu realisierbaren, skalierbaren Fertigungsverfahren.
Security für die Heterointegration von Chiplets
Beim Aufbau der Pilotlinie liefern Expertinnen und Experten für Informationssicherheit Beiträge bei der Entwicklung von Security-Chiplets und für die Security-Analyse von Chiplet- und heterointegrierten Systemen.
Für vertrauenswürdige Systeme wird das Fraunhofer AISEC zusammen mit Partnerinstituten Hardware-Vertrauensanker für Chiplets entwickeln. Die Vertrauensanker innerhalb des Chiplets bilden die Grundlage, um das Chiplet-System und seine Komponenten intern sowie gegenüber Dritten zu authentifizieren. Nur dann kann das Chiplet gemeinsam mit anderen Chiplets ein sicheres und vertrauenswürdiges Gesamtsystem bilden. Die Sicherheit von Chiplets ist in Sicherheitsprimitiven wie Schlüsselspeicherung, Zufallszahlengeneratoren oder Manipulationserkennungsschaltungen verwurzelt. Das Fraunhofer AISEC analysiert Chiplet-Technologien für neue physische Primitive und entwirft Machbarkeitsnachweise für IP-Blöcke, die bekannte und neue Hardware-Primitive nutzen und sie in Chiplet-spezifische Funktionen übertragen.
Innerhalb von APECS erforscht, entwirft und implementiert das Fraunhofer AISEC integrierte Hardware-Software-Sicherheitslösungen, die auf RISC-V-basierte Chiplet-Architekturen zugeschnitten sind. Hier können die Security-Mechanismen von der Chiplet-spezifischen Umgebung profitieren, wie z. B. der schnellen Kommunikation zwischen verschiedenen Hardware-Modulen und gemeinsamen Ressourcen.
Weiteres Ziel ist, Sicherheitsanalyse-Techniken zu erforschen, zu entwerfen und zu implementieren. Physische Sicherheitsanalysen umfassen mehrere miteinander verbundene Schritte von der Präparation, über die Lokalisierung kritischer Komponenten bis zur Analyse der eigentlichen Security-Funktionalität. Dabei werden alle Schritte gemeinsam in einer gesicherten Umgebung bereitgestellt. Das Fraunhofer AISEC stellt dafür zusammen mit seinen Partnern einen optimierten Sicherheitsanalyseprozess mit klaren Schnittstellen und Angeboten für die Pilotlinie bereit.
Über die Förderung: 730 Millionen Euro über 4,5 Jahre
APECS wird durch Chips Joint Undertaking und durch nationale Förderungen von Belgien, Deutschland, Finnland, Frankreich, Griechenland, Österreich, Portugal und Spanien im Rahmen der »Chips for Europe« Initiative kofinanziert. Die Gesamtfinanzierung für die APECS-Pilotlinie beläuft sich auf 730 Millionen Euro über 4,5 Jahre.
Über die Partner: Innovation durch starke Zusammenarbeit auf mehreren Ebenen
In einem starken europäischen Konsortium bündelt APECS die technologischen Kompetenzen, Infrastrukturen und das Know-how von insgesamt zehn Partnern aus acht europäischen Ländern: Deutschland (Fraunhofer-Gesellschaft als Koordinator, FBH, IHP), Österreich (TU Graz), Finnland (VTT), Belgien (imec), Frankreich (CEA-Leti), Griechenland (FORTH), Spanien (IMB-CNM, CSIC) und Portugal (INL). Die APECS Pilotlinie wird von der Fraunhofer-Gesellschaft koordiniert und von der Forschungsfabrik Mikroelektronik Deutschland (FMD) implementiert.
*Über Heterointegration
Die Halbleiterforschung und -entwicklung ist das Herzstück der aktuellen technologischen (R)Evolutionen, die von Künstlicher Intelligenz und Hochleistungsrechnern über moderne Verteidigungssysteme bis hin zu Robotik, Leistungselektronik, drahtloser Kommunikation, E-Health, Quantentechnologien und mehr reichen. Solche zukünftigen elektronischen Systeme werden immer mehr Funktionen erfordern, die nicht von einem einzigen Chip geleistet werden können, selbst wenn fortschrittliche sogenannte System-on-Chip Konzepte (SoC) verwendet werden. Heterointegration wird über die aktuellen System-in-Package-Ansätze (SiP) hinausgehen und ist für elektronische Systeme und Geräte der nächsten Generation, die auf zukünftigen CMOS-Knoten, SiGe, SiC, III/Vs wie GaAs oder GaN und allen verschiedenen Arten von mikroelektromechanischen Systemen (MEMS) basieren, von entscheidender Bedeutung.
**Über Chiplets
Die Idee hinter Chiplets ist, verschiedene Arten von Intellectual Property (IP) zu verwenden, die für bestimmte Funktionen genutzt werden können. Unter IP-Cores wird ein vielfach einsetzbarer, vorgefertigter Funktionsblock eines Chipdesigns in der Halbleiterindustrie verstanden. Meist wird dieser als geistiges Eigentum des Entwicklers weiter an andere IC-Designer lizenziert, um ihn in ein anderes, meist größeres, IC-Design zu integrieren. Die verschiedenen Blöcke sind dabei bereits getestet und können wie ein Puzzle zusammengesetzt werden, sodass man vorhandene IC-Strukturen verwenden und nur Teile neu entwerfen muss. Ein Chiplet ist also kein voll funktionsfähiger Einzelchip, sondern ein Teil eines Chips, den man mit anderen Funktionselementen kombinieren kann. Die Konzepte und ersten Implementierungen von Chiplets versprechen nicht nur höhere Integrationsdichten, sondern berühren auch Umwelteigenschaften der Elektronik in Bezug auf Ressourceneffizienz, kritische Rohstoffe, Modularität und Wiederverwendbarkeit von Designblöcken.